프리셋트에이블 동시에 일어나는 BCD 십진 계수기, 비동시성 리셋 74HCT160D,652
electronics ic chip
,integrated circuit ic
특징
오우 동기식 계수와 로딩
n-비트 연속화를 위한 오우 두 총수 허용 입력
오우 포지티브-엣지는 시계를 일으켰습니다
오우 비동시성 리셋
오우 출력용량 : 표준
오우 ICC 범주 : MSI
일반 설명
74HC/HCT160은 고속 Si 게이트 CMOS 소자이고, 소출력 쇼트키 삼극 소자-삼극 소자 논리 (저전력 쇼트키 트랜지스터 트랜지스터 논리)과 핀 호환입니다. 그들은 제덱 스탠다드 7A 번에 따라 상세화됩니다.
74HC/HCT160은 내부 선취 올림수를 특징으로 하는 동시에 일어나는 프리셋트에이블 십진 계수기이고, 고속 계산을 위해 사용될 수 있습니다. 동기 동작은 시계 (CP)의 플러스 진행 에지에 동시에 시간이 재지 모든 플립-플롭을 가지고 있슴으로써 제공됩니다.
반대의 출력 (Q3에 대한 Q0)는 최고 또는 낮은 수준에 미리 설정될 수 있습니다. 평행한 허용 입력 (PE)에 있는 낮은 수준은 카운팅 행동을 무력하게 하고, 데이터 입력 (D3에 대한 D0)에 있는 데이터가 시계의 플러스 진행 에지 위의 반대 안으로 로딩되게 합니다 (PE를 위한 설정과 보류 시간 요구사항이 충족된다고 규정합니다). 사전 설정은 총수 허용 입력 (CEP과 CET)에 수준을 여하튼 대신합니다.
마스터 리셋 입력 (MR)에 있는 낮은 수준은 CP, PE에 수준에 상관없이 낮은 수준에 플립-플롭 (Q3에 대한 Q0)의 모든 4 출력에서 설정합니다, CET과 CEP이 입력합니다 (그러므로 비동시적 클리어 기능을 제공합니다).
선취 올림수는 반대의 일련 연속화를 단순화합니다. 양쪽은 허용 입력 (CEP과 CET)가 계산하기 위해 높은 것이어야 하는 것을 추측합니다. CET 입력은 터미널 카운트 출력 (TC)를 가능하게 하기 위해 앞으로 공급됩니다. 그러므로 가능해진 TC 출력은 Q0의 대략 최고 레벨 출력과 동일한 지속 기간의 최고 출력 펄스를 생산할 것입니다. 이 펄스는 다음 폭포형 단계를 가능하게 하는데 사용될 수 있습니다.
다음의 방식에 따르면, 층계형 반대를 위한 최대 클록 주파수는 셋업 타임 TC 전달 지연에 대한 CP와 CP에 대한 CEP에 의해 결정됩니다 :
fmax = 1/t Ｐ (최대) (TC에 대한 CP) + tSU (CP에 대한 CEP)
핀 설명
| 아니오 고정하세요. | 기호 | 이름과 기능 |
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1 2 3, 4, 5, 6 7 8 9 10 14, 13, 12, 11 15 16 |
MR CP D3에 대한 D0 CEP 국민 총수요 PE CET Q3에 대한 Q0 TC VCC |
비동시적 마스터 재설종 (부 논리) 클락 입력 (에지동작된 로우-하이) 데이터 입력 총수 허용 입력 땅 (0 V) 평행한 허용 입력 (부 논리) 총수는 캐리 입력을 가능하게 합니다 플립플롭 출력 터미널 카운트 출력 포지티브 공급 전압 |
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74ABT240D,602 신규 및 기존 재고
| 이미지 | 부분 # | 기술 | |
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새로운 N74F07N,602 전자적 IC 칩과 원종축 |
Buffer, Non-Inverting 6 Element 1 Bit per Element Open Collector Output 14-DIP
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새로운 N74F193N,602 전자적 IC 칩과 원종축 |
Counter IC Binary Counter 1 Element 4 Bit Positive Edge 16-DIP
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74ABT240D,602 신규 및 기존 재고 |
Buffer, Inverting 2 Element 4 Bit per Element 3-State Output 20-SO
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